Siemens Rakan PlatinumHong Kong · Shenzhen · Guangzhou · Suzhou · Dongguan
Talian Hotline 400-830-8566
Perekaan Automasi Elektronik

Questa

Liputan fungsional memutuskan sama ada anda berani pita keluar

Questa adalah platform pengesahan fungsian digital yang menyediakan simulasi, pengesahan rasmi, analisis liputan dan debug-alat harian jurutera pengesahan cip.

Gambaran Keseluruhan

Kesilapan yang paling mahal dalam reka bentuk cip adalah bug berfungsi yang ditemui selepas pita keluar. Pengesahan fungsian menjawab soalan mudah: adakah reka bentuk ini berkelakuan dengan betul dalam setiap kes yang mungkin? Simulasi meliputi set senario yang terhad, pengesahan rasmi boleh membuktikan sifat-sifat tertentu matematik, dan analisis perlindungan memberitahu anda apa yang belum dilaksanakan.

Questa membawa ketiga-tiga ke dalam satu platform, menyokong SystemVerilog, UVM dan metodologi arus perdana yang lain. Bagi pasukan yang bekerja di UVM, keupayaan penutupan debug dan liputan adalah apa yang menentukan produktiviti harian.

Penempatan
Platform pengesahan fungsian Digital
Kaedah
Simulasi/formal/perlindungan
Piawaian bahasa
SystemVerilog, UVM, SystemC
Pelaksanaan
Di premis/awan
Penggunaan biasa
Pengesahan fungsi cip, pengesahan IP
Keupayaan utama

Keupayaan utama

Simulasi berprestasi tinggi

Enjin simulasi cepat untuk SystemVerilog dan UVM.

Pengesahan rasmi

Matematik membuktikan sifat-sifat utama, mencapai sudut simulasi tersasar.

Analisis liputan

Kod, fungsi dan penegasan perlindungan dengan analisis penutupan.

Persekitaran nyahpepijat

Bentuk gelombang, debug peringkat transaksi dan diagnostik pernyataan.

Pengurusan pengesahan

Pengurusan regresi dan pengesanan hasil.

Integrasi pihak ketiga

Bekerja dengan simulator arus perdana dan pengesahan IP.

Apa yang ia menyampaikan

Apa yang ia menyampaikan

  • Liputan kuantiti bermakna anda tahu sebelum pita keluar sama ada pengesahan adalah mencukupi
  • Pengesahan rasmi mencapai tempat buta simulasi dengan sifat-sifat yang dibuktikan
  • Pengurusan debug dan regresi matang meningkatkan pengesahan pengesahan
  • Sokongan UVM membolehkan metodologi pasukan dibawa ke hadapan
  • Serasi dengan ekosistem IP pengesahan, menggunakan semula aset sedia ada
Modul & komponen

Modul & komponen

Simulator IniSimulasi SystemVerilog/UVM.
Questa rasmiMenyemak hartanah dan pengesahan kesetaraan.
Perlindungan QuestaKoleksi liputan dan analisis penutupan.
Pengurusan Pengesahan IniPengurusan regresi dan pengesanan.
Questa nyahpepijatBentuk gelombang dan debug peringkat transaksi.
Aplikasi biasa

Aplikasi biasa

Pengesahan fungsi cipPersekitaran pengesahan UVMPenutupan liputanPemeriksaan formal dan ekuivalenPengesahan IPPengurusan regresi

Mari kita bincangkan projek anda.

Sama ada anda menilai perisian, menyiapkan projek, atau terjebak pada masalah kejuruteraan tertentu-bermula dengan perbualan.