Otomasi Desain Elektronik

Questa

Cakupan fungsional menentukan apakah Anda berani mencadangkan

Questa adalah platform verifikasi fungsional digital yang menyediakan simulasi, verifikasi formal, analisis cakupan dan debug-alat harian teknisi verifikasi chip.

Minta penawaran Kembali ke Kategori

Ikhtisar

Kesalahan paling mahal dalam desain chip adalah bug fungsional yang ditemukan setelah selotip. Verifikasi fungsional menjawab pertanyaan sederhana: Apakah desain ini tampak dengan benar dalam setiap kasus yang mungkin? Simulasi mencakup serangkaian skenario, verifikasi formal dapat membuktikan sifat tertentu secara matematika, dan analisis cakupan memberi tahu Anda apa yang belum berolahraga.

Questa menghadirkan ketiga ke dalam satu platform, mendukung SystemVerilog, UVM, dan metodologi utama lainnya. Bagi tim yang bekerja di UVM, debug dan kemampuan penutupan cakupan adalah yang produktivitas harian.

Penempatan

Platform verifikasi fungsional Digital

Metode

Simulasi/formal/cakupan

Standar bahasa

SystemVerilog, UVM, SystemC

Penempatan

Di tempat/awan

Penggunaan tipikal

Verifikasi fungsional Chip, verifikasi IP

Kemampuan utama

Simulasi kinerja tinggi

Mesin simulasi cepat untuk SystemVerilog dan UVM.

Verifikasi Formal

Sifat membuktikan matematika, mencapai sudut simulasi kesalahan.

Cakupan analisis

Kode, cakupan fungsional dan deflasi dengan analisis penutupan.

Lingkungan Debug

Bentuk gelombang, debug tingkat transaksi, dan diagnostik pengalihan.

Manajemen verifikasi

Manajemen pembayaran dan pelacakan hasil.

Integrasi pihak ketiga

Bekerja dengan simulator utama dan verifikasi IP.

Apa yang dikirimkan

Cakupan yang terukur berarti Anda tahu sebelum selotip apakah verifikasi sudah cukup
Verifikasi Formal mencapai titik buta simulasi dengan properti proval
Manajemen debug dan moderen dewasa meningkatkan throughput verifikasi
Dukungan UVM memungkinkan metodologi tim dikirimkan ke depan
Kompatibel dengan ekosistem IP verifikasi, menggunakan kembali aset yang ada